台积电工程师称2nm良率提升6%，为客户节省“数十亿美元”

来源：爱集微  时间：2024-12-4

台积电将于2025年下半年开始使用其N2（2nm级）制造工艺大规模生产半导体，目前该公司正在尽最大努力完善该技术，降低可变性和缺陷密度，从而提高良率。正如台积电的一名员工最近所说，该团队已成功将测试芯片的良率提高6%，为公司客户“节省数十亿美元”。

这位自称Dr. Kim的台积电员工并未透露该代工厂是否提高SRAM测试芯片或逻辑测试芯片的良率。考虑到台积电将于明年1月开始提供2nm技术的多项目晶圆服务，因此台积电不太可能提高最终将以2nm制造的实际芯片原型的良率。

提高SRAM和逻辑测试芯片的良率确实非常重要，因为最终，它可以为客户节省大量成本，客户支付晶圆费用，从而受益于更高的良率。

台积电的N2将是该公司首个使用全栅（GAA）纳米片晶体管的制造工艺，该工艺有望大幅降低功耗、提高性能和晶体管密度。特别是，台积电的GAA纳米片晶体管不仅比3nm FinFET晶体管小，而且通过提供改进的静电控制和减少泄漏，在不影响性能的情况下实现更小的高密度SRAM位单元。它们的设计增强了阈值电压调节，确保可靠的操作，并允许进一步小型化逻辑晶体管和SRAM单元。然而，台积电必须学习如何以可观的良率生产全新的晶体管。

据预测，使用N2制造的芯片在相同晶体管数量和频率下比在N3E节点上制造的芯片功耗降低25%~30%，在相同晶体管数量和功率下性能提升10%~15%，在保持与N3E上制造的半导体相同速度和功率的情况下晶体管密度提高15%。

台积电预计将在2025年下半年某个时候（很可能在2025年底）开始在其N2工艺上量产芯片。为此，台积电将有充足的时间来提高产量并降低缺陷密度。